Оперативное запоминающее устройство (RAM)


ПРИДНЕСТРОВСКИЙ ГОСУДАРСТВЕННЫЙ УНИВЕРСИТЕТ ИМ. Т. Г. ШЕВЧЕНКО

Инженерно-технический институт Кафедра электроники

ВАРЗЯЕВ Александр Владиленович

Оперативное запоминающее устройство

Конспект лекций по курсу «Схемотехника ЭВМ»

Для студентов специальности 220100 «Вычислительные комплексы, системы и сети»

Тирасполь, 2007

Скачать: 

  

  

Варзяев А. В. — «Оперативное запоминающее устройство». Конспект лекций по курсу «Схемотехника ЭВМ». Для студентов специальности 220100 «Вычислительные комплексы, системы и сети». – Тирасполь, Издательство ПГУ, 2007 – 1 п. л.

Данное методическое пособие содержит основные сведения о полупроводниковых запоминающих устройствах (ОЗУ). Рассмотрена классификация, структурная схема запоминающих устройств, типы ОЗУ – статическое и динамическое, их особенности, достоинства и недостатки, а также примеры микросхем ОЗУ.

Отдельно рассмотрен вопрос практического построения блоков памяти на цифровых микросхемах.

Пособие отвечает требованиям программы высшего учебного заведения по данному курсу.

Рекомендуется для преподавателей и студентов специальности «Вычислительные комплексы, системы и сети». Может использоваться для курсов «Электроника» и «Микропроцессорные системы» других специальностей.

Рецензенты:

Фатеев С. В. (АКБ «Газпромбанк» (ЗАО))

Татарников М. И. (Приднестровский государственный университет)

Рекомендовано к изданию методической комиссией инженерно-технического института и научно-методическим советом ПГУ, протокол N ___ от _______

Варзяев А. В., 2007 г.

 

Глава 1. Структурная схема и параметры ЗУПВ

 

Запоминающие устройства — устройства, способные хранить информацию, закодированную в электрические сигналы в соответствии с уровнями логических сигналов информации.

Запоминающие устройства можно классифицировать по следующим критериям:

— по типу запоминающих элементов;

— по функциональному назначению;

— по типу способу организации обращения;

— по характеру считывания;

— по способу хранения;

— по способу организации;

По типу запоминающих элементов: полупроводниковые, магнитные, конденсаторные, оптоэлектронные, голографические, криогенные. В данном пособии рассматриваются только полупроводниковые ЗУ на микросхемах.

По типу способу организации обращения: с последовательным поиском, с прямым доступом, адресные, ассоциативные, стековые, магазинные.

По характеру считывания: с разрушением информации, без разрушения информации.

По способу хранения: статические, динамические.

По способу организации: однокоординатные, двухкоординатные, трехкоординатные, двух-трехкоординатные.

Основным элементом ЗУ является элемент памяти (ЭП), хранящий 1 бит информации. Если необходимо запоминать одновременно слово, т. е. несколько бит, то несколько ЭП объединяются в ячейку памяти (ЯП).

Существуют ИМС ЗУ как с битовой, так и со словарной организацией, т. е. шина данных (ШД) может быть как 1-разрядной, так и 4-х или 8-разрядной. ЯП объединены в массив, называемый накопителем. Обычно он организован в виде строк и столбцов и поэтому часто называется матричным накопителем. Выбор ЯП, к которой происходит обращение, производится подачей кода адреса по шине адреса (ША). Адрес подаётся на дешифратор строк и дешифратор столбцов, совместно дающих разрешения доступа к одной из ЯП.

Для записи/чтения данных применяется устройство ввода-вывода (УВВ). Данные подаются параллельно на все ЯП. Для управления УВВ используется устройство управления (УУ), вырабатывающее необходимые управляющие сигналы. В простейшем случае на ЗУ подаются сигналы CS и R/W. При CS = «1» ЗУ переводит ШД в 3-е состояние. При этом ЗУ находится в состоянии хранения. Почти все ИМС памяти имеют ШД с 3 состояниями (некоторые – с открытым коллектором). Часто ИМС имеют несколько входов CS. Сигнал R/W управляет режимом: запись (Write) или чтение (Read): «0» — запись, «1» — чтение. Часто этот вход называется WR или WE (Write Enable- разрешение записи). ШД может быть 2-направленной, т. е. общей для ввода и вывода данных или раздельной для ввода и вывода данных, т.е. отдельно входная ШД и выходная ШД.

Структурная схема показана на рис. 1.

Основные параметры микросхем ЗУ:

— Ёмкость или информационная емкость — число ЭП (бит) в одной ИМС. Обычно обозначается в виде: [число ЯП] х [разрядность ШД], например lКх4, т. е. 1024 ячеек памяти, каждая по 4 разряда данных. Микросхема на рис. 2 имеет ёмкость 4Кх8. Ёмкость современных ОЗУ достигает 64Кх8 и более.

— Быстродействие — обычно определяется временем доступа к ЯП для записи или чтения. Основное время занимает дешифрация адреса (tA), особенно в ЗУ большой емкости, т. к. задержка дешифратора пропорционально числу разрядов. Именно поэтому применяются два дешифратора: для строк и столбцов, что позволяет уменьшить задержку в каждом DC. Ясно, что разрядности дешифраторов строк и столбцов примерно одинаковы, иначе задержка в одном из них окажется значительно больше.

Очевидно, что время доступа растёт с увеличением ёмкости ЗУ, однако современные микросхемы имеют задержку в десятки нс и даже меньше при большой ёмкости.

— Потребляемая мощность зависит от применяемой технологии (КМОП, ТТЛ, ИИЛ и др.). Часто используется относительная потребляемая мощность – мощность на 1 бит запомненной информации, измеряемая в мВт/бит или мкВт/бит.

Глава 2. Статическое ОЗУ

 

Микросхемы ОЗУ обозна-чаются буквами РУ, например, 537РУ8. По-английски ОЗУ назы-вается RAM (Random Access Memory — память с произвольным доступом.)

В статическом ОЗУ (SRAM) элементом памяти является триггер. Оно характеризуется тем, что может хранить информацию сколь угодно долго без обращения к нему (записи или чтения).

Характеристики SRAM в значительной степени определяются применяемой технологией.

Вследствие большой потребляемой мощности (до 1 Вт) и др. проблем, редко применяются ОЗУ серий 100, 500, 1500 (технологии ЭСЛ). Большая рассеиваемая мощность не позволяет создавать ОЗУ большой ёмкости (256х1, 32х4), а малая задержка (20 – 45 нс) в настоящее время достигается и при использовании других технологий. Даже более современная серия К6500 с использованием арсенида галлия не получили распространение.

Пример: К6500РУ1 (1Кх1, Рпотр = 1,6 Вт, tА = 4 нс.

В настоящее время наиболее распространёнными являются статические ОЗУ, выполненные по технологии И2Л, ТТЛШ и КМОП. Реже — nМОП

2.1. Статические ОЗУ на биполярных транзисторах

ОЗУ на биполярных транзисторах чаще всего выполнены по комбинированной технологии И2Л-ТТЛ.

На рис. 3 показан ЭП И2Л-ТТЛ. Транзисторы VT1 и VТ3 являются инжекторами. ЭП представляет собой триггер на транзисторах VT2, VT4.

Если сигнал от дешифратора адреса DCA = «0», то триггер находится в состоянии хранения. Например, VT2 открыт на его коллекторе «0», который, подаваясь на базу VT4, закрывает его. Если VT4 закрыт, то «1» на его коллекторе поддерживает открытым VT2.
Если сигнал DCA = «1», то в режиме чтения состояние ЭП считывается, а в режиме записи — записывается в ЯП. Например: D = l. Если D = «l», то VT2 закрыт, т. к. на обоих эмиттерах единицы. Раз VT2 закрыт, то на его коллекторе «1», которая открывает VT4, на эмиттере которого логический «0».

Распространённой серией ОЗУ, выполненной по технологии И2Л-ТТЛ, является 541 серия. На рис. 4 и 5 изображены ИМС 541РУ2 и 541РУЗ. Они имеют Uпит = + 5 В. Iпотр = 100 мА.

Обычно 1-разрядные ОЗУ имеют раздельные входную ШД (DI – Data Input – «вход данных») и выходную ШД (DO — Data Output – «выход данных»), т. к. при этом необходимо всего 2 контакта. 4- и 8- разрядные микросхемы имеют общую двунаправленную ШД.

Рассмотрим на примере 541РУ2 таблицу истинности и временную диаграмму в режиме записи (рис. 6).

Содержание

Стр.

Глава 1. Структурная схема и параметры ОЗУ

4

Глава 2. Статическое ОЗУ

7

2.1. Статические ОЗУ на биполярных транзисторах

8

2.2. Статические ОЗУ на МОП-транзисторах

12

Глава 3. Динамическое ОЗУ

15

Глава 4. Сверхоперативная память

20

Глава 5. Буфер памяти «очередь» (FIFО)

22

Глава 6. Буфер памяти «магазин» (LIFO)

26

Глава 7. Построение блоков памяти

28

Литература

33

 

 

 

 

Наиболее важные временные параметры ОЗУ:

tsu (Set Up) — время установки;

twr (Write) — время записи;

th (Ноld) — время сохранения;

twr (Valid) — время сохранения;

tcyw (Cycle Write) — время цикла записи;

Для 541РУ2: tsu = 50 нc, twr = 60 нc, tv = 30 нc.

Время цикла записи: tcyw = tsu + twr + twr =140 нc.

Временная диаграмма цикла чтения показана на рис. 7. В момент установки адреса должен быть задан режим чтения: CS = «0», RD/WR = «1». Спустя время t после установки адреса, на шине данных появляются данные. После того, как CS = «1», на ШД переходит в 3-е состояние.

Некоторые ИМС ОЗУ имеют модификации, например 541РУ2А, 541РУ2Б. Если в процессе проверки ОЗУ на производстве выясняется, что повреждены некоторые ЯП, находящиеся в одной строке, а остальные части микросхемы исправны, то в паспорте указывают неисправный разряд адреса.

2.2. Статические ОЗУ на МОП-транзисторах

 

Рассмотрим элемент памяти, выполненный по технологии КМОП (рис. 8).

Транзисторы VT2, VT3 и VT4, VT5 — инверторы, образующие триггер. VT1 и VT6 — ключи.

Если сигнал от дешифратора адреса DCA = «0», то ключи закрыты и триггер находится в состоянии хранения. Если DCA = «1», то происходит запись или чтение.

Наиболее распространённой серией из отечественных, выполненных на элементах КМОП является серия 537, включающая в себе целый ряд микросхем ОЗУ: 537РУ1…РУ19. Эти микросхемы имеют Uпит = + 5 В и их логические уровни совместимы с ТТЛ-сериями. В качестве примера рассмотрим ОЗУ 537РУ9 (2Кх8, рис. 9).

Как и для всех серий КМОП, для 537 серии характерно малое потребление, причём при хранении информации без обращения Iпотр снижается до 2мА. Кроме того, многие ОЗУ допускают хранение информации при пониженном до 2-3 В напряжении питания, что позволяет использовать встроенные аккумуляторы.

Элементы памяти КМОП позволяют увеличить степень интеграции, т. е. ёмкость ОЗУ. В настоящее время ОЗУ на элементах КМОП является наиболее распространёнными.

Большинство микросхем серии 537 является синхронными или тактируемыми (в отличие от микросхем на биполярных транзисторах, являющихся асинхронными). На входе ША стоит параллельный регистр, запись в который производится по заднему фронту сигнала CS, следовательно, любое обращение к ОЗУ требует подачи импульса на вход CS для запоминания нового адреса.

 

Таблица истинности для 537РУ9

CS

R/W

A

D

Режим

1

Х

Х

Z

Хранение

0

0

А

DI

Запись

0

1

А

DO

Чтение

 

 

 

 

 

Назначение управляющих сигналов:

СS = 1 – хранение, независимо от остальных входов.

CS = 0: при WE = 0 – запись, если WE = 1 – чтение; (WE – Write Enable – «разрешение записи»).

OE (Output Enable – «разрешение выхода»). При ОЕ = 1 шина данных в третьем состоянии.

Статическое ОЗУ на элементах памяти КМОП характеризуется меньшим быстродействием, например для 537РУ9 tcyw = 350 нc. Однако многие современные микросхемы при большой ёмкости имеют время цикла в пределах десятков наносекунд.

Менее распространены статические ОЗУ на элементах пМОП (серия 132). Они имеют более высокие быстродействие и потребление. Среди них есть и синхронные, и асинхронные.

 

Глава 3. Динамическое ОЗУ

 Элементом памяти динамического ОЗУ (DRAM) является конденсатор. Будучи изолированным от шин, конденсатор способен сохранять уровень напряжения. В качестве конденсатора используются собственные ёмкости МОП-транзисторов. Т. к. один конденсатор занимает меньшую площадь на кристалле, чем триггер, то в среднем микросхемы DRAM имеют значительно большую ёмкость, чем микросхемы SRAM. Информационная ёмкость современных ИМС DRAM достигает единиц мегабит. В современных компьютерах именно DRAM используется для построения оперативной памяти.

Достоинства DRAM требуют определённой «платы» и имеют проблемы, отличающиеся от SRAM.

Прежде всего, любой конденсатор не может быть идеально изолирован и имеет токи утечки. Вследствие утечки, напряжение на конденсаторе падает, и он разряжается по экспоненциальному закону, значение уровня в ЭП изменяется. Поэтому микросхемы DRAM требуют периодического восстановления информации, называемого регенерацией (refresh). При регенерации содержимое ЭП поочерёдно считывается в триггер, называемый «усилитель-регенератор», где восстанавливается его значение до «нормального» уровня, а затем вновь записывается в ЭП.

Каждая строка матрицы накопителя имеет свой усилитель-регенератор. При обращении к любому ЭП какой-либо строки автоматически происходит регенерация всех элементов данной строки. Период регенерации tref, т. е. период, в течение которого конденсатор еще сохраняет «верное» значение, составляет несколько наносекунд, но в современных микросхемах DRAM достигает десятков нс.

Т.о., DRAM не позволяют хранить информацию длительное время без обращения или регенерации. В принципе, при достаточно частом обращении к каждой строке накопителя, никакой регенерации не требуется, однако в большинстве случаев нельзя предсказать, как часто будет происходить обращение к ОЗУ. Поэтому, кроме режимов записи и считывания, в динамическом ОЗУ существует и режим регенерации.

Из сказанного выше ясно, что микросхемы динамических ОЗУ имеют значительно более сложные схемы управления и синхронизации. Однако это окупается увеличением информационной ёмкости.

Рассмотрим более подробно особенности микросхем DRAM. Почти все ИМС DRAM имеют одинаковые схемы управления. Среди отечественных, наиболее расстроенной серией является серия 565, содержащая целый ряд микросхем DRAM. ИМС серии 565 являются 1-разрядными, среди зарубежных ИМС существует ряд 4-разрядных и 8-разрядных. ИМС серии 565 имеют Uпит = + 5 В, логические уровни напряжения – как у ТТЛ.

Одной из особенностей микросхем DRAM является использование мультиплексированной ША. Для уменьшения числа контактов адрес подаётся на ОЗУ по частям: сначала адрес строки затем, на те же контакты, адрес столбца. Каждый адрес записывается в свой регистр.

Адреса строк записываются в регистры RG по заднему фронту сигнала RAS (Row Address Select – «выбор адреса строки»). Адреса столбцов записывается в свой RG по заднему фронту сигнала СAS (Column Address Select – «выбор адреса столбца») – см. рис 11.

Пример микросхемы динамического ОЗУ 565РУ5 показан на рис.12.

B компьютерах для оптимального использования памяти и шин используются различные способы и алгоритмы регенерации. Простейшим является так называемый режим ROR (RAS only, т. е. регенерация только импульсами RAS). При регенерации подаются только адреса строк, т. е. младшие адреса подаются синхронно с импульсом RAS (см. рис.13). При этом CAS = «1».

Считается, что в среднем регенерация занимает примерно 3% времени работы ОЗУ.

На рис. 14 показаны варианты временных диаграмм работы DRAM в режимах записи и чтения.

По заднему фронту импульса RAS запоминается младшая часть адреса A0 — А7, по заднему фронту CAS – старшая часть A8 — А15. Во время импульса записи адрес и данные должны быть установлены на шинах.

Адрес при чтении записывается аналогично. После того, как на вход записи подана «1», с задержкой на шине данных DO появляются выходные данные.

Существуют микросхемы DRAM со встроенным внутренним устройством регенерации. Для пользователя они ничем не отличаются от обычного статического ОЗУ.

Глава 4. Сверхоперативная память

 

Сверхоперативная память имеет ряд других названий, являющихся синонимами:

— сверхоперативное ОЗУ (СОЗУ);

— регистры общего назначения (РОН);

— регистровый файл;

— двухадресное ОЗУ (реже встречается).

СОЗУ позволяет записывать, и считывать данные одновременно от двух разных устройств. Фактически – это два ОЗУ со своими схемами уп-равления, у которых общей является лишь матрица накопителя (см. рис 15.)

Not Supported

Накопитель

Рис 15. СОЗУ.

Как правило, такие ИМС имеют небольшой объём памяти (единицы байт), обычно, как и RG, обозначаются буквами ИР.

Примером такой ИМС является 1802ИР1. Она имеет две шины адреса, данных и управления: А и В. Сигналы управления как у обычного ОЗУ: RD (чтение), WR (запись) и CS (выбор). Шина адреса А – 4 разряда, соответственно, ёмкость – 16 х 4.

Заметим, если разделить ИМС на её условные изображения пополам горизонтальной линией, то получаются как бы 2 разных ОЗУ.

Однако это лишь иллюзия, т.к. у этих 2-х ОЗУ один общий накопитель.

Существует ИМС СОЗУ, в которых одно устройство может только записывать данные, а другое только считывать, например 555ИР26.

 

 Not Supported

Рис 16. ИМС 1802ИР1.

Not Supported

Микросхема является СОЗУ ёмкостью 4х4. Одно устройство может записывать данные по входной 4-разрядной ШД DI, задавая 2-разрядный адрес записи (AW – Adress Write) и сигнал WR.

Другое устройство, задавая адрес чтения (AR – Adress Read) и сигнал ОЕ, считывает данные по входной шине данных DO.

Рис 17. ИМС 555ИР26

Несколько иначе работают микросхемы СОЗУ 561ИР11 и 561ИР12.

Микросхемы СОЗУ удобно использовать в качестве буферной памяти для временного хранения данных. Сверхоперативная память также используется в МП (обычно называется «РОН»).

 

Глава 5. Буфер памяти «очередь» (FIFО)

 

Рассмотрим передачу информации от источника к приёмнику (рис. 18). Not Supported

Передача одного слова по ШД сопровождается синхроимпульсом (который часто называют «стробом»).

Not Supported

Рис. 18. Схема передачи данных

 

Источником синхроимпульсов С может быть источник, приёмник или другое устройство, синхронизирующее работу системы.

В данном случае говорят, что приёмник производит обработку в реальном масштабе времени.

Однако во многих случаях целесообразно, чтобы источник и приёмник работали асинхронно. Например, приёмнику выгодно принять сразу блок данных, а затем их обрабатывать, вместо того чтобы регулярно прерываться на запись входных данных.

В таком случае применяют буферную память, организованную, в виде «очереди», в которой последовательность поступающих данных сохраняется. В зарубежной литературе такой буфер над FIFO (First Input – First Output, или «кто первый зашёл, тот первый вышел»).

Not Supported

Рис 19. Передача данных через буфер FIFO.

 

Рассмотрим работу такого типа буферной памяти (рис. 19). Источник и приёмник работают асинхронно: источник записывает данные синхронно с импульсом записи WR, а приёмник считывает их своим импульсом RD. Перемещение данных в очереди происходит автоматически.

Ясно, что, в любом случае, объём памяти в очереди ограничен. Если вся память заполнена, то записывать данные больше нельзя, т.е. буфер обмена полон. В этом случае схема FIFO формирует сигнал EWR = «0», сигнализирующий, что записывать данные больше нельзя (Enable Write – запись разрешена). Если все данные приёмником считаны, а в очередь ничего не записано, то FIFO выводит сигнал ERD = «0», говорящий, что чтение не разрешено, т. е. считанные данные не будут корректными (Enable Read – чтение разрешено).

Наиболее удобным способом реализации буфера обмена FIFO является СОЗУ, организованное, например, аналогично работе ИМС 556ИР26.

Рассмотрим схему на рис 20.

Not Supported

 

Рис 20. Схема буфера FIFO.

 

Адреса ячеек памяти, при записи определяется счётчиком (Ст) записи. Каждый раз новые данные записываются в следующую по порядку ячейку. Аналогично – при чтении. Оба счётчика должны иметь одинаковые направление счёта.

Очередь в этом случае имеет вид кольца, в котором «голова» очереди и «хвост», образно говоря, «гоняются друг за другом».

Рассмотрим формирование сигналов, расширения записи надписи и чтения ERD, EWR.

Критическая ситуация наступает при равенстве адресов записи и чтения. При этом компаратор кодов (схема сравнения) формирует на выходе сигнал «1».

Если сигнал равенства = 0, то запись и чтение разрешены, т.е. ERD = EWR = «1».

Если при равенстве адресов, последним был импульс записи С1, т.е. «буфер заполнился», то триггер установится в «0» и EWR = 0, т.е. запись запрещена. Если последним было чтение, то триггер установится в «1» и ERD = «0» т.е. чтение запрещено.

Данная схема не вполне корректна: импульсы RD и WR не должны появляться одновременно.

Существуют микросхемы реализующие буфер FIFO, например 1002ИР1 (32х8), см. рис. 21.

R = 1 – сброс – стирание информации.

Характерное применение буфера FIFO – очередь команд в микропроцессорах.

  Not Supported

Рис 21. Буфер FIFO 1002ИР1.

6. Буфер памяти «магазин»(LIFO)

Магазинная память (др. название — Stack) во многом аналогична по названию буферу «очередь», но использует принцип «первый вошедший выходит последним» (LIFO – Last Input, First Output). Стековая память широко используется в микропроцессорных системах.

Назовём сигналы управления по имени команд в микропроцессорах: PUSH («загрузить в стек») и POP («извлечь из стека»). Сигналом PUSH источник загружает данные в стек, сигналом РОР приёмник считывает данные.

Буфер LIFO можно построить, используя СОЗУ (см. рис 22.)

Not Supported

Рис 22. Схема буфера LIFO

 

Здесь используется реверсивный счётчик Ст, на который подаются импульсы PUSH и POP.

Запись в стек производится сигналом PUSH: записываются входные данные DI в текущую ячейку памяти, затем по окончании импульса PUSH (т.е. по переднему фронту), адрес ячейки увеличивается на единицу.

При чтении сигналом РОР данные текущей ячейки считываются по шине DO, затем адрес уменьшается на 1.

Если внимательно проанализировать работу схемы, то ясно, что адрес ЯП при записи должен быть на 1 больше, чем при чтении: ведь после записи в i-ю ячейку, код адреса становится равным (i + 1), а считывать данные в следующий раз нужно из i–й ячейки. Для этой цели на шине адреса AW стоит инкрементор INC.

Для реализации буфера LIFO можно также использовать сдвиговые регистры, способные производить сдвиг в обе стороны.

 

  

Глава 7. Построение блоков памяти

 

В большинстве случаев для реализации памяти заданной ёмкости недостаточно одной микросхемы и приходится использовать несколько корпусов.

Рассмотрим пример 1. Пусть интерфейс вычислительной системы (МП) имеет те же сигналы управления, что и микросхемы памяти: CS, R/W. Ёмкость микросхемы памяти ОЗУ 1Кх4 (541РУ2). Шина данных – общая для ввода и вывода данных.

Необходимо построить блок памяти ОЗУ ёмкостью х8.

 

Т. к. необходима шина данных в 2 раза большей разрядности, то необходимо использовать 2 корпуса ОЗУ. При этом все сигналы: ША, R/W, CS подаются на обе микросхемы параллельно (рис 23.)

 Not Supported

 

Рис 23. Блок памяти 1Кх8.

Для увеличения разрядности адреса используется несколько микросхем памяти, управляемых через дешифратор DC. (рис 24). При этом обычно младшие разряды адреса подаются на все ИМС параллельно, а старшие разряды управляют дешифратором, который подключает одну из ИМС, т.е. «страницу памяти». При памяти 4Кх8 разрядность адреса составляет 12 разрядов., что на 2 больше, чем у ИМС, значит необходимо использовать дешифратор 2х4.

 Not Supported

Рис 24. Блок памяти 4Кх8

 

  

Пример 2

 

Необходимо построить блок памяти 8Кх4. Шина данных – общая для ввода и вывода. Сигналы управления: RD, WR. Используются микросхемы ёмкостью 4Кх1 со входами управления CE, WE, DE.

Одноразрядные микросхемы имеют раздельные вход данных DI и выход данных DO. Поскольку в режиме записи выход DO находится в третьем состоянии, контакты DI и DО можно объединить (см. рис. 25).

 Not Supported

Рис. 25. Построение блока памяти ОЗУ ёмкостью 8Кх4.

 

 

Пример 3. Импульсное питание ПЗУ (динамическое питание).

 

Как известно, ПЗУ сохраняет данные при отключения питания. Т.к. ПЗУ потребляет значительную мощность (Iпотр. = 100 – 200 мА на одну микросхему), то рационально подавать питание, только на одну микросхему из группы. В этом случае используют дешифраторы DC, управляющие транзисторными ключами, подключающими питание к выбранной микросхеме (рис 26).

Not Supported

Рис 26. Пример динамического питания ПЗУ

 

Несмотря на очевидные преимущества, данный способ имеет свои недостатки:

а) снижение напряжения питания на входах ПЗУ из-за падения напряжения на транзисторе.

б) снижение быстродействия из за инерционности транзисторов.

Литература

 

1. Пухальский, Новосельцева «Цифровые устройства».

2. Аваев Н. А., Наумов Ю. Е., Фролкин В. Т. «Основы микроэлектроники:

Учебное пособие для ВУЗов.» — М.: Радио и связь, 1991.

3. Лебедев О. Н. «Применение микросхем памяти в электронных

устройствах.» М, : Радио и связь, 1994.

4. Новиков Ю. В. «Основы цифровой схемотехники» -М.: «Мир» 2001

 

 

 

CS

ОЕ

WE

Адрес

Данные

Режим

1

X

X

X

Z

Хранение

0

X

0

А

DI

Запись

0

1

1

А

Z

Хранение

0

п

1

А

Чтение