Принцип действия


На функциональной схеме показана взаимосвязь основных элементов устройства. Рассмотрим работу сети при ее работе в режиме настройки и обработки данных ( режим считывания происходит по аналогичному принципу).

Настройка сети происходит посредством записи в ЗУ весовых коэффициентов и данных. Весовые коэффициенты хранятся в СОЗУ RG0, данные в СОЗУ RG1. Выборка данных из этих ЗУ – синхронизированная. Она происходит при одновременной подаче сигналов на адресные входы каждой памяти. Регистры RG0 и RG1 – двух адресное ОЗУ (размером 64 х 8 бит), по одному входу происходит только запись, по другому только чтение. Поэтому сигналы разрешения записи по входу А и разрешения чтения по входу В постоянно выставлены.

Обработка данных начинается одновременно с настройкой сети. Счетчики CT0 и СТ1 выставляют адрес для ЗУ данных и ЗУ весовых коэффициентов, когда данные на выходах регистров RG0 и RG1 готовы, выставляется сигнал RED0 и RED1 соответственно. Приход этих сигналов на элемент “&8” вызывает появление фронта сигнала на счетчике CT2. CT2 и дешифратор DC0 выставляют сигнал записи (CLKX и CLKY) в регистры сомножителей умножителей (MPL0 – MPL7),

Весовые коэффициенты и данные из RG0 и RG1 поступают на входы всех умножителей (MPL0 – MPL7), но запись в регистры сомножителей в каждый момент времени разрешена только для одного из умножителей. Умножители заполняются последовательно каждый такт сигнала CLK. Время задержки распространения сигнала от входа записи в регистры сомножителей до выхода результата произведения равно 140 нс., что позволяет одновременно с заполнением умножителя MPL5 производить выборку произведения с умножителя MPL0. По готовности данные из MPL поступают в соответствующие шинные формирователи (BD0 – BD7), у которых реализовано 3-е состояние на выходе.

Триггер Т0 при первом выборе MPL5 выставляет сигнал CS1, что совместно с сигналами CLK [7-0], через элементы “&0 — &8”, подключает соответствующий шинный формирователь к входу сумматора SM0.

Сумматор SM0 и регистр RG2 реализуют 19-ти разрядный накапливающий сумматор. С выхода шинного формирователя поступает 16 разрядов взвешенных данных на младшие разряды сумматора. 16 старших разрядов из регистра RG2, поступают на вход ППЗУ, которое вычисляет нелинейную передаточную функцию. Выходная сумма с SM0 – это есть адрес для ППЗУ. Таким образом объем ПЗУ – 65535 х 8 бит. Нелинейная передаточная функция записывается в ППЗУ на заводе изготовителе, изменяя данные в ППЗУ возможно получать различные выходные значения при одинаковых входных данных. Данные с выхода ППЗУ поступают в ОЗУ (RAM0), организованное по принципу FIFO. Разрядность ОЗУ – 8 х 8 бит.

Счетчик CT3 и дешифратор DC1 управляют работой сумматора SM0 и памяти. Сигнал с выхода номер 7 дешифратора DC1 обнуляет регистр RG2 перед началом суммирования взвешенных данных следующего нейрона.

Перечисленные выше функциональные блоки и требуемые связи между ними отображены в функциональной схеме устройства см. приложение (ПГУ.960.030.06Э2).