Загрузка...

Кэшируемая флэш-память


Задание на курсовую работу по дисциплине: «Организация ЭВМ, комплексов и систем» на тему: «Кэшируемая флэш-память»

Введение


Компьютерные технологии в наше время развиваются очень стремительными темпами. Одним из направлений ее развития является развитие устройств и средств хранения информации. Данные разработки, прежде всего, ориентированы на увеличение скорость чтения и записи таких устройств. Так же в тени не остается и такой показатель, как емкость.

Анализ исходных данных


Требуется разработать схему кэшируемой флэш-памяти, которая бы обеспечивала относительно высокое быстродействие. Она должна сопрягаться с системным интерфейсом Peripheral Component Interconnect (шина взаимодействия периферийных компонентов) (PCI) персонального компьютера фирмы IBM . Способ ввода-вывода — программный. Организация кэш-памяти – ассоциативная по множеству. Размер кэшируемой флэш-памяти должен быть 16 Мбайт. Устройство должно быть целевым устройством при чтении и Читать далее

Структура устройства кэшируемой флэш-памяти


В данном устройстве требуется реализовать кэш-память. Организация кэш-памяти была задана – ассоциативная по множеству. Требовалось выбрать еще два параметра: стратегию кэширования и стратегию замещения. Существует три различные стратегии, определяющие дальнейшие действия кэш-контроллера: сквозная запись, отложенная запись (обратное копирование) и запись с размещением. Первые две стратегии относятся к случаю кэш-попадания, последняя – к ситуации кэш-промаха.

Режим ожидания прихода команд


Во время адресной фазы цикла обмена, которая определяется комбинационной схемой KS1 (таблица истинности которой описана в табл. 3.1), в регистр RG_адреса записывается адрес, по которому будет происходить обращение. С регистра RG_адреса адрес попадает на схему определения присутствия данных находящихся по данному адресу в кэш-памяти (работа схемы описана ниже). Также во время адресной фаза цикла обмена Читать далее

Динамика состояния при кэш-попадании и команде чтения


Адрес, записанный в RG_адреса подается на схему определения кэш-попадания. Он делится на 3 части. Одна часть адреса (разряды от 0 до 10) через мультиплексор MX1, подается на память тэгов SRAM. Вторая часть адреса (разряды от 11 до 19) одновременно подается на компаратор тэгов CMP и как часть адреса на шинный формирователь BD6, который по управляющему Читать далее

Выбор технологии изготовления микросхемы кэш-контроллера


В качестве основного элемента устройства используется микросхема, выполняемая по заказу, на принципиальной схеме обозначено как К1700ВТ1А. В качестве технологии, на основе которой, будет изготовлена данная микросхема, наиболее оптимально выбрать КМОП, так как эта технология имеет следующие достоинства: высокую степень интеграции, низкое энергопотребление.

Описание принципиальной схемы кэшируемой флэш-памяти


Данное устройство содержит следующие элементы (см. схему электрическую принципиальную ПГУ.701078.003 Э3): 1. микросхема сопряжения с интерфейсом PCI (DD1) [4]; 2. микросхема кэш-контроллера (DD2); 3. микросхемы флэш-памяти (DD3, DD4, DD5, DD6); 4. микросхема SRAM (DD7).

Требования к конструкции кэшируемой флэш-памяти


Устройство собирается на печатной плате, устанавливаемой в слот PCI. При разработке печатной платы желательно придерживаться следующих параметров: 1. толщина платы должна быть 1,6 мм +/- 0,2 мм (с учетом толщины фольги); 2. коробление платы не должно превышать 1,3 мм на всей длине платы.

ВВЕДЕНИЕ


В рамках производства существует ряд задач, которые не возможно решить точными математическими методами. Необходимо учитывать факторы, которые присутствуют в неявном виде и имеют случайный характер. Оценивая объекты, необходимо учитывать эти случайности.

ПОСТАНОВКА ЗАДАЧИ


Требуется сконструировать УС, выдающее на шину данных последовательность случайных шестнадцати битовых двоичных чисел, распределённых по нормальному закону. В качестве интерфейса, связывающего это устройство с ЭВМ необходимо использовать PCI интерфейс.

Выбор и обоснование метода реализации


При выборе метода реализации будем руководствоваться следующими принципами: 1) схема должна быть проста в реализации; 2) элементная база должна быть наиболее экономичной; 3) схема должна удовлетворять заданным параметрам;

ПРИНЦИП ДЕЙСТВИЯ


Передача данных между УС и шиной осуществляется посредством контроллера PcCard. Принцип действия генератора основан на преобразовании аналогового сигнала, поступающего со схемы формирования аналогового шума “Сх.Ф.Ш”. Сигнал поступает на блок формирования данных БФД, где он преобразуется в двоичный код. По сигналу с тактового генератора Г двоичный код заносится в блок выходных данных ВД, который распределяет данные Читать далее

ВЫБОР ЭЛЕМЕНТНОЙ БАЗЫ


При проектировании УС необходимо учитывать электрические характеристики сигналов. Стандарт магистрали определяет требования к входным и выходным токам приёмников и передатчиков плат расширения. Выходные каскады передатчиков магистральных сигналов УС должны выдавать ток низкого уровня не менее 24 ma, а высокого уровня не меньше 3ma. Входные каскады приёмников магистральных должны потреблять ток низкого уровня не больше 0,8 Читать далее

ОПИСАНИЕ ФУНКЦИОНИРОВАНИЯ


Устройство генератора случайной последовательности чисел содержит следующие элементы (см. схему принципиальную): 1. Шинные формирователи (DD14, DD15); 2. Триггеры (DD9.1, DD9.2); 3. Счётчики (DD4, DD5, DD6);

ВЫБОР КОНСТРУКЦИИ


Конструктивно УС представляет плату, которая вставляется в слот платы расширения контроллер PcCard. Ограничение размера платы определя­ется размером корпуса и количеством и размещением шлейфов. Интерфейсный разъём УС представляет собой печатный проводник, вставляемый в разъём платы расширения.

ЗАКЛЮЧЕНИЕ


В результате проделанных теоретических исследований и работы над поставленной задачей была разработана принципиальная схема генератора случайной последовательности чисел. Данное устройство может применяться для построения математических моделей процессов, где нужны таблицы случайных нормально распределённых величин.

Мультикомпьютерная сеть


ЗАДАНИЕ НА КУРСОВУЮ РАБОТУ по дисциплине «Организация ЭВМ, комплексов и систем» тема: «Мультикомпьютерная сеть»

ВВЕДЕНИЕ


Концепция параллелизма давно привлекала внимание специалистов своими потенциальными возможностями повышения производительности и надежности вычислительных систем. В СССР с 60-х годов выполнялись теоретические, экспериментальные и промышленные разработки в этом направлении. В [1] было представлено теоретическое обоснование построения массово-параллельных систем на базе больших интегральных схем. Именно с подобными системами связывается в настоящее время перспектива дальнейшего наращивания производительности Читать далее

ПОСТАНОВКА ЗАДАЧИ


Необходимо спроектировать мультикомпьютерную сеть на базе транспьютеров для обеспечения эффективных вычислений обратных матриц высоких порядков. Для этой цели используются транспьютеры, разделенные на кластеры по 4 единицы в каждом. Всего в одной сети содержится 64 транспьютера или 16 кластеров, соединенных между собой по принципу «каждый с каждым».

Транспьютер


Транспьютер ST20450 представляет собой 32-разрядный микропроцессор выполненный по 0.5 микронной би-КМОП технологии в PQFP корпусе, в состав которого входят: а) ЦПУ с сокращенным набором команд (RISC), имеющее быстродействие 32 MIPS на частоте 40 MHz; б) внутрикристальное ОЗУ (On-chip RAM) емкостью 16 Кбайт со скоростью обмена 160 Мбайт/сек;

Модуль управления транспьютером


Модуль управления транспьютером включает в себя средства инициализации и поддержания операций транспьютера, управления ошибками и анализа состояния транспьютера. Все транспьютеры фирмы INMOS имеют Входной Тактовый Сигнал с частотой 5 МГц, который не зависит от длины машинного слова и быстродействия транспьютера. Входной тактовый сигнал служит для формирования всех внутренних тактовых сигналов транспьютера. Требуемая частота реализуется имеющимся Читать далее

Каналы транспьютера


Обмен данными между процессами транспьютерной сети осуществляется посредством каналов, реализующих двухточечную, синхронную и небуферизированную связь. Транспьютер различает два вида каналов связи:

Линии связи транспьютера


Транспьютер включает в себя 4 быстродействующих двунаправленных последовательных линии связи. Каждая линия состоит из входного и выходного каналов. Обмен данными может идти одновременно по всем четырем линиям связи параллельно с работой процессора. Связь между транспьютерами реализуется соединением интерфейса связи одного транспьютера с интерфейсом связи другого транспьютера.

Таймеры транспьютера


Транспьютер имеет два 32-разрядный таймера. Один таймер доступен только высокоприоритетным процессам. Он увеличивает свое значение на единицу каждую 1 мкс, совершая полный цикл за 4295 сек. Второй таймер предназначен для низкоприоритетных процессов. Он увеличивает свое значение на единицу каждые 64 мкс (15625 тиков в секунду), совершая полный цикл за 76 часов.

Процессы транспьютера


Транспьютер имеет набор команд для управления процессами и микропрограммируемый планировщик процессов, который реализует исполнение процессов в режиме разделения времени. Процессы исполняются с двумя уровнями приоритета: · Высокоприоритетные процессы (уровень приоритета 0) · Низкоприоритетные процессы (уровень приоритета 1) Число процессов каждого уровня не ограничено.

ВЫБОР И ОБОСНОВАНИЕ МЕТОДОВ РЕАЛИЗАЦИИ


Исходя из постановки задачи, к устройству предъявляются следующие требования: · Устройство должно являться самостоятельной функциональной единицей, управляемой посредством интерфейса компьютером IBM PC/AT. · Скорость вычислений данной сети по времени решения поставленной задачи должна превосходить время, решаемой на компьютере IBM PC/AT.