ПРИНЦИП ДЕЙСТВИЯ


Чтение данного с внешнего интерфейса производится только при наличии синхросигнала DTRDY, с помощью которого происходит запись в память входного данного. Память имеет организацию 8Кх32 очереди (FIFO) и обозначена RAM. Запись или чтение производится при подаче управляющих сигналов R или W. Память играет роль буфера между внешним интерфейсом и схемой обработки данных. Когда память наполняется, выставляется флаг F (FULL), который закрывает входной шинный формирователь BF1. Когда память пуста, то флагом E (EMPTY) происходит отключение генератора (сигнал STOP) – устройство перестаёт обрабатывать данные.

Данные берутся из памяти по 7и накапливаются в регистре RG1. На 8-м такте происходит переключение шинного формирователя BF2, который выдаёт содержимое регистра RG1 на делитель DIV, который делит на 7 – вычисляет среднее арифметическое. Конечный результат находится в регистре RG2.

Когда данные готовы, сигнал строба сохраняющий их в регистре, одновременно переключает триггер Т1, выход которого представляет собой линию запроса прерывания. Сигнал прерывания удерживается в активном уровне до тех пор, пока не будет распознан цикл подтверждения прерывания. Процедура обработки прерывания должна осуществлять чтение готовых данных. Шинные формирователи открыты в течении двух тактов. Сигнал TRDY во втором такте фазы данных, чтобы гарантировать, что шинный формирователь открылся. Завершение цикла ввода-вывода сбрасывает триггер Т1, тем самым запуская устройство в работу.

Циклы 32-х разрядного интерфейса PCI Card подобны циклам PCI и задаются аналогичными, строго заданными временными интервалами, согласно которым. Каждому такту сигнала CLK соответствует определённая фаза цикла. Поэтому с блоке согласования с интерфейсом CARD Bus, присутствует счётчик с дешифратором, на вход которого поступает тактовый сигнал, с выхода снимаются управляющие импульсы для элементов, соответствующих разным фазам цикла. Чтобы эти элементы не срабатывали при отсутствии обмена информации с шиной, элемент СтDC выдаёт сигнал только при активном CFRAME. После разрешения CFRAME начинается отсчёт тактов и выполняется последовательность фаз дешифрации адреса и чтения данных. В фазе адреса элемент «И» проверяет осуществляется ли цикл чтения ввода – вывода или подтверждения прерывания. Если это другой цикл, счётчик останавливается. Тип распознаваемого цикла сохраняется в триггере. В тактах, соответствующих фазе данных, открывается шинный формирователь, выпускающий на шину данные, В цикле чтения ввода – вывода это шинный формирователь, передающий на шину данных содержимое единственного регистра устройства.