Статическая память SRAM способна хранить информацию в статическом режиме долгое время в отсутствии обращений при наличии питающего напряжения. Ячейки статической памяти реализуются на триггерах – элементах с двумя устойчивыми состояниями. По сравнению с динамической памятью эти ячейки более сложные в изготовлении и занимают больше места на кристалле, однако они проще в управлении и не требуют регенерации.
Асинхронная статическая память Async.SRAM является стандартом для статической памяти. Микросхемы этого типа имеют простейший асинхронный интерфейс, включающий шину адреса, шину данных и сигналы управления CS#, OE# и WE#. Микросхема выбирается низким уровнем сигнала CS#(Chip Select), низкий уровень сигнала OE#(Output Enable) открывает выходные буферы для считывания данных, низкий уровень WE#(Write Enable) разрешает запись.
Временные диаграммы чтения и записи асинхронной статической памяти
При операции записи управление выходными буферами может производиться как сигналом OE# (цикл 1), так и сигналом WE# (цикл 2). Для удобства объединения микросхем внутренний сигнал CS# может собираться по схеме «И» из нескольких внешних. Время доступа – задержка появления действительных данных на выходе относительно момента установления адреса – у стандартных микросхем SRAM составляет 12,15 или 20 наносекунд, что позволяет процессору выполнять пакетный цикл чтения на частоте системной шины до 33 МГц.
Синхронная статическая память (Sync Burst SRAM), оптимизирована под выполнение пакетных операций обмена, свойственных кэш-памяти. В ее структуру введен внутренний двухбитный счетчик адреса, не позволяющий перейти границу четырехэлементного пакетного цикла. В дополнение к сигналам, характерным для асинхронной памяти, синхронная память использует сигнал CLK для синхронизации с системной шиной и сигналы управления пакетным циклом ADSP#, CADS# и ADV#. Сигналы CADS#(Cache ADdress Strobe) и ADSP# (ADdress Status of Processor), которыми процессор или кэш-контроллер отмечает фазу адреса очередного цикла, являются стробами записи начального адреса цикла во внутренний регистр адреса. Любой из этих сигналов инициирует цикл обращения, одиночный или пакетный, а сигнал ADV#(ADVance) используется для перехода к следующему адресу пакетного цикла. Все сигналы, кроме сигнала управления выходными буферами OE#, синхронизируются по положительному перепаду сигналу CLK. Это означает, что значение входных сигналов должно установиться до перепада и удерживаться после него еще некоторое время. Выходные данные при считывании будут также действительны во время этого перепада. Микросхемы синхронной статической памяти обычно имеют сигнал, выбирающий режим счета адреса: чередование или последовательный счет.
Конвейерно-пакетная статическая память PB SRAM (Pipelined Burst SRAM) – это усовершенствование синхронной памяти. Конвейером является дополнительный внутренний регистр данных, который, требуя дополнительного такта в первой пересылке цикла, позволяет остальные данные получать без тактов ожидания даже на частотах выше 75МГц. Задержка данных относительно синхронизирующего перепада у микросхем PB SRAM составляет 4,5-8 нс.
Энергонезависимая память.
Обобщенное понятие энергонезависимой памяти означает любое устройство, хранящее записанные данные даже при отсутствии питающего напряжения. Существует множество типов энергонезависимой памяти: ROM, PROM, EPROM, EEPROM, Flash Memory, FRAM, различающихся по своим потребительским свойствам, обусловленным способом построения запоминающих ячеек и сферам применения. Запись информации в энергонезависимую память, называется программированием, обычно сложнее и требует больше затрат времени и энергии, чем считывание. Программирование ячейки – это процедура, в которую может входить подача специальных команд записи и верификации. Основным режимом работы такой памяти является считывание данных, а некоторые типы после программирования допускают только считывание, что обусловило их название ROM (Read Only Memory) или ПЗУ.
